青年就業讚數位IC設計工程師人才養成班

▪ 計算機結構
▪ 邏輯設計
▪ VLSI 設計概論
▪ 研發專案管理實務

▪ SoC FPGA 設計
▪ 硬體描述語言
▪ 設計驗證(DV)

▪ 性別主流化
▪ 職場倫理及就業輔導

▪ FPGA 數位電路設計實作
▪ 專題製作

讓學員熟悉數位邏輯的基本原理與常用電路，尤其是在順序電路的時序控制及FSM狀態機的設計。VLSI 設計概論，讓學員了解邏輯匣的底層是如何由MOS 電路來實現，同時也介紹CMOS 積體電路製程技術。

讓學員熟悉Verilog硬體描述語法，並使用Altera QuartusII EDA，了解各種輔助工具與整個設計流程，包含Logic Design，Verilog，Coding, Logic Synthesis, Logic Verification, Testing, Power & Timing Analysis。在驗證DV部份，以業界最常用的ModelSim來做模擬，而在實際FPGA電路板除錯及驗證工具，則以QuartusII 的SignalTap & SourceProbe 來說明。

1. 熟悉數位邏輯的基本原理與常用電路。
2. 熟悉Verilog硬體描述語法，並使用Altera QuartusII EDA。
3. 讓學員了解一個數位系統的設計內涵，即資料路徑(Data Path)與控制單元(Control Unit)的設計工藝。
4. 授如何使用基於軟核Nios II 的SoC FPGA 的解決方案。
5. 使學員能更清楚了解專案規劃要領、運作技巧，並能完成初步專案企劃書及團隊發展等專案管理相關技術。
6. 以遊戲動畫影像處理及壓縮作為專題主軸，並由講師引導學員，運用所學習的知識與技巧，完成專題。

具備低成本的28 納米Cyclone V 器件5CEFA9F23C8N,具備25K 邏輯元件，是細小嵌入式應用的最理想平台

特邀請具15年以上FPGA開發經驗資深工程師，教導學員如何利用Altera提供的Tool作為輔助，讓Debug更加快速及順利

艾鍗專為BeMicro CV設計的一個實驗子板以擴充原官方功能，透過主題式的Lab學習，讓您的學習事半功倍 ...more

以「做中學，學中做」的教學方式，並由講師實際帶領學員從事專題製作，讓學員以專案任務的方式進行實際開發

真正研發工作方式來培養學員解決問題的能力與RD人的工作態度，以滿足業界對於即戰力人才需求

課程時數	302小時(含實驗實習)
課程代碼	-
招生對象	年滿18歲有就業意願之待業民眾。歡迎應屆畢業生、甫退役或研發替代役之預備役男參加本班!
招生人數	※名額僅限20名
報名地點	臺北市中正區重慶南路一段143號4樓
報名方式	歡迎免費洽詢專案窗口 : 蔡經理 (02)2316-7736
報名費用	歡迎免費洽詢專案窗口 ※青年就業讚計畫、智慧電子產業計畫申請流程免費洽詢
注意事項	1. 為協助就業，學員須積極配合參加艾鍗學院所舉辦的促進就業活動，包含面試活動及成果展等（形式不限） 2. 結訓後，學員必須配合相關的就業追蹤調查，為期3個月 3. 學員上課出席率必須達70%以上(須簽到及簽退)，且受訓成績須達60 分(含)以上，方符合結訓標準 4. 部份課程可能因配合講師需要，須安排於週末假日上課，報名時請斟酌能否接受再行報名
就業方向	數位IC工程師 \| FPGA 研發設計工程師 \| FPGA/RTL驗證工程師 \| 視訊編碼系統應用工程師多媒體數位視訊解碼晶片設計工程師